EDA事業
新世代EDAツール
大規模化、複雑化するFPGA / ASICデザインの検証では、どのような状況下で障害が発生し、いつ発生するか予測することは不可能です。Vtechは予期しない問題やこれまで見過ごされてきた問題に対する効率的なソリューションを提供することで、お客様の設計検証の生産性を劇的に向上させます。Vtechは2003年の創立以来、LSI設計検証に注力してきました。多様なアプリケーション向けの第三者設計検証サービスで蓄積された豊富な専門知識を基盤として、お客様のビジネスをより簡単かつ、より収益性の高いものにする独自のソリューションをご提供します。
VARON-AXIバス性能解析ツール
昨今のSoC（System on Chip）では、CPU、その周辺、GPU、DSP、DDRコントローラなど多くのIPが、サブシステムとインターコネクトを介して統合されています。そのデザインは大規模化、複雑化しており、インターコネクト上でさらに複雑なやり取りが行われています。そのような背景の中、インターコネクト周りの正確なパフォーマンス解析、外部メモリへのアクセスの効率化及び、その構成の最適化が非常に重要となっています。実際には外部デバイスには性能バラツキがあり、実チップでソフトウェアを走行させた状況下で同様な解析を行うことが求められています。VARONは専門家でなくても性能解析に取り組める使い易さと、あらゆる検証環境で使える高いコストパフォーマンスを提供する業界唯一完全なソリューションです。
バス性能解析
お客様が抱える問題
- シミュレーション及びエミュレーション用検証IPに加えて高機能なデバッグツールが必要
- 検証IPとデバッグツールの使用方法を学ぶことは大きな挑戦である
- バス性能解析の専門知識がなく、どこから始めればよいか分からない
- FPGAまたはASICチップでソフトウェアを実行して性能解析したいが、これまでは有効なソリューションがなかった
- バス上の大量のデータを信号レベルで収集するため、後処理が遅い
- 性能解析のためのツールと作業工数の総コストが高い
VARONの価値提案
- 柔軟に構成可能なオンチップ検証IP及び、その検証IPと通信する専用GUIを装備した完全なソリューション
- ユーザー要件に合わせて、ツール主導で検証IPを構成、実装できる使い易さ
- バスの使用効率と応答性を可視化する豊富な性能解析チャートとツールチップによる簡単かつ組織的なデバッグ
- シミュレーション、エミュレーション、FPGAプロトタイピング及び、ASIC / ASSPチップによるシステム検証のサポート
- バス上のデータをトランザクションレベルで収集することで、データ処理の大幅高速化
- 短時間で性能解析を開始、実施できることで、人件費の大幅削減
VARONの利点
- LSI設計検証の全プロセスをカバー
- 柔軟に構成可能なオンチップ検証IP
- シミュレータ、ハードウェアエミュレーションなどユーザーの検証ツールやインターコネクトの
ポート構成に合わせて検証 IPを構成して、ユーザーデザインに自動実装
- カスケード接続された複数のAXIバスを有するシステムにおいても、
バスをまたがるトランザクションの解析が容易
- AXIバスをトランザクションレベルで観測することでデータ量を1/10以下に圧縮
- ハードウェアエミュレータに最適化した構成で、エミュレータの高速性を最大限に引き出す
- ツール主導で迅速かつ組織的な性能解析
- 専用ソフトウェアを用いることで、長時間のシミュレーション結果でも全ての性能解析チャートを
数秒～1分程度で表示
- バスの使用効率と応答性を可視化する20個の性能解析チャートにより、
性能低下要因を容易に特定可能
- チャートごとにデザインされたツールチップでチャート上の各データの詳細を確認可能
- ツールへ指示した範囲外データの強調表示
VSTAR – FPGAバグ自動解析ツール
FPGAが益々大規模化する中、そのデザインには新規開発するサブシステムの他に、FPGAベンダーや第三者が提供する多種多様なIPが統合されて、その機能は複雑さが増しており、そのデバッグはさらに難しく骨の折れる作業となっています。伝統的なソリューションでは、想定外の問題が起きた時、即時にデバッグすることができないため、トリガー条件を設定して、FPGAを再P&R、再実行してデバッグを行うことになります。そもそも設計者が意図していない問題に対してデバッグ条件を見出すことは困難で、特に大規模FPGAの場合、何度もデバッグを繰り返すことで、問題解決に数週間を要することはまれではありません。VSTARはユーザーが設定するトリガー条件を不要として、何日にも渡る連続動作で発生する不具合でも即時デバッグを可能とする業界唯一のソリューションです。
従来のソリューションの問題
- 偶然見つかった障害を発生直後にデバッグできない
- 波形観測による詳細デバッグにはユーザー定義のトリガー条件が必要
- FPGAの実行とP&Rを何度も繰り返すことで多くの時間を費やす。大規模FPGAではP&Rに１日以上掛かることもある
- 設計者が予期しないまたは意図しないデザインの問題に対して適切なデバッグ条件を見つけるのは困難
VSTARの利点
- 長時間の連続動作でも、システムレベルで検出された障害を発生直後にデバッグ可能
- 自動生成されたデザインルールによりユーザー定義のトリガー条件が不要
- システムレベルで自動検出されたエラーから詳細な波形観測へ絞り込む迅速なデバッグ
- 設計仕様または設計者の想定に基づく容易なデバッグ
- 量産時のフェイルセーフのためJTAG経由のチップ診断
VSTARのユースケース
VSTARの特徴
- 柔軟に構成可能なオンチップ検証IP及び、その検証IPとJTAG経由で通信する専用GUIを装備
- デザインウィンドウで柔軟に構成可能な検証IP
- デザインルール生成と波形観測のためにプローブする信号の選択
- 複数の動作シーケンスに対応するためのマルチグループ化
- ユーザーデザインへの自動実装
- デザインルールの自動生成
- 複数のグループの信号を同時にプローブ
- 状態遷移と時間間隔をキャプチャして、グループごとにデザインルールを抽出
- ルールはファイルに保存可能で、後のデバッグでリファレンスとして利用
-検証の初期段階ではユーザー定義ルールを利用可能
- エラーの自動検出
- デザインルールとの不一致をトリガーとして、波形のキャプチャを停止
- デバッグウィンドウにシーケンスを表示して、自動検出されたエラーを強調表示
- 詳細なデバッグのためにVCDをGTKWaveに出力
システム構成